台积电的信心
台积电在今年初将其2021年的资本支出预算大幅提高至250-280亿美元，并将其进一步增加至约300亿美元，这是其三年计划的一部分——计划在制造能力和研发上投入1000亿美元。
台积电今年300亿美元的资本预算中，约有80％将用于扩展先进技术的产能，例如3nm，4nm / 5nm和6nm / 7nm。分析师认为，到今年年底，先进节点上的大部分资金将用于将台积电的N5产能扩大，扩大后的产能将提到至每月110,000〜120,000个晶圆启动（WSPM）。台积电同时表示，其资本支出的10％将用于先进的封装和掩膜制造，而另外10％将用于特殊技术（包括成熟节点的定制版本）。
TMSC还在英特尔宣布了IDM 2.0战略（涉及内部生产，外包和代工业务）之后，宣布了最新的CapEx计划，并在很大程度上重申了TMSC对甚至未来的短期和长期前景的信心。
台积电总裁兼首席执行官魏哲家在最近的一次分析师和投资者电话会议上说：“作为一家领先的纯晶圆代工厂，台积电在我们30多年的历史中从未缺少竞争，但我们知道如何竞争”，“我们将继续专注于提供技术领先地位，卓越的制造并赢得客户的信任。最后一点，客户的信任非常重要，因为我们没有与客户竞争的内部产品。”
N5赢得客户
台积电（TSMC）是第一家在2020年中期开始使用其N5（5 nm）工艺技术进行芯片大批量生产（HVM）的公司。
最初，该节点仅用于台积电的alpha客户-Apple和HiSilicon。在9月14日停止向后者发货后，这使所有领先的生产能力都留给了Apple。到目前为止，越来越多的客户已经准备好使用他们的N5设计，因此该节点的采用率正在增长。同时，台积电表示，与几个月前的预期相比，更多的客户计划使用N5系列技术（包括N5，N5P和N4）。
魏哲家说：“ N5已经进入第二年的批量生产，其产量要比我们最初的计划要好。” 在智能手机和HPC应用的推动下，N5需求继续强劲，我们预计N5到2021年将贡献约20％的晶圆收入。[…]实际上，我们看到越来越多的5nm和3nm客户参与其中[与相似阶段的7 nm相比]。他们的参与度如此强烈，我们必须为此真正做好准备。”
对于TSMC，HPC应用包括许多不同类型的产品，包括AI加速器，CPU，GPU，FPGA，NPU和视频游戏SoC等。由于它们只是合同制造商，因此台积电没有透露其客户使用一个节点或另一个节点生产的产品种类（我们知道它为智能手机/平板电脑/机顶盒构建了Apple A14 SoC，为PC构建了Apple M1 SoC）。和平板电脑），但在HPC领域中采用N5的趋势正在增长，这一事实很重要。
台积电（TSMC）负责人表示：“在对智能手机和高性能计算应用的强劲需求的推动下，我们预计N5系列的需求将在未来几年继续增长。” “我们希望不仅在第一波中看到高性能计算，而且将来还会有更多需求波来支持我们领先的[N5]节点。”
台积电的N5在领先技术的采用者中获得市场份额并不奇怪。分析师估计，台积电的N5晶体管密度约为每平方毫米1.7亿个晶体管（MTr / mm 2），如果准确的话，它是当今可用的最密集的技术。相比之下，三星Foundry的5LPE的晶体管密度介乎125 MTR /平方毫米〜130 MTR /平方毫米之间，而Intel的10纳米设有一个约100 MTR /平方毫米的密度。
台积电将在未来几周内开始使用其N5技术的性能增强版本N5P来制造芯片，该版本有望将频率提高多达5％或将功耗降低多达10％（以相同的复杂度）。该技术为客户提供了无缝的迁移路径——无需大量的工程资源投资或更长的设计周期时间，因此拥有N5设计的任何人都可以使用N5P。例如，N5的早期采用者可以将其IP重新用于其N5P芯片。
N4：明年有望实现
台积电的N5技术系列还包括进化的N4工艺，该工艺将于今年晚些时候进入风险生产，并将于2022年投入批量生产。
与N5相比，该技术旨在提供更高的PPA（功率，性能，面积）优势，但保持相同的设计规则，设计基础架构，SPICE仿真程序和IP。同时，由于N4进一步扩展了EUV光刻工具的使用范围，因此还减少了掩模数量，工艺步骤，风险和成本。
魏哲家说：“ N4将利用N5的强大基础来进一步扩展我们的5 nm系列。” “ N4是具有兼容设计规则的N5的直接移植，同时为下一波5纳米产品提供了进一步的性能，功率和密度增强。N4风险生产的目标是今年下半年，到2022年实现批量生产。”
到2022年，N4进入HVM时，台积电将拥有大约两年的N5经验和三年的EUV经验。因此，人们期望产量会很高，而性能可变性肯定会很低。
但是，即使N4有望达到最先进的水平，它也不会成为台积电明年将提供的最先进的制造技术。
N3：2022年下半年到来
2022年，全球最大的芯片合同制造商将推出其全新的N3制造工艺，该工艺将继续使用FinFET晶体管，但预计PPA将大幅提升。
尤其是，与目前的N5工艺相比，TSMC的N3承诺将性能提高10％– 15％（在相同的功率和复杂度下），或将功耗降低25％– 30％（在相同的性能和复杂度下）。同时，新节点还将根据结构将晶体管密度提高1.1到1.7倍（模拟为1.1倍，SRAM为1.2倍，逻辑为1.7倍）。
N3将进一步增加EUV层的数量，但将继续使用DUV光刻技术。而且，由于该技术一直在使用FinFET，因此不需要从头开始重新设计和开发全新IP的新一代电子设计自动化（EDA）工具，这可能会成为基于Samsung Foundry基于GAAFET / MBCFET的3GAE的竞争优势。。
魏哲家说：“ N3将是我们N5后的又一个完整节点，它将使用FinFET晶体管结构为客户提供最佳的技术成熟度，性能和成本。” “我们的N3技术开发进展顺利，与N5和N7相比，我们继续看到N3的HPC和智能手机应用的客户参与度更高。”
实际上，台积电关于增加客户对N3的参与的说法间接反映了其对N3的高期望。
台积电首席执行官说：“ [N3]风险生产计划在2021年进行。” “目标是在2022年下半年实现量产。引入N3技术将成为PPA和晶体管技术中最先进的铸造技术。[…]我们对我们的[N5]和[N3]充满信心，他们将是台积电的大型持久节点。”
N3之后
Gate-all-around FETs（GAAFET）仍是台积电发展路线图的一部分。预计该公司在其“后N3”技术（可能是N2）中使用新型晶体管。实际上，该公司处于下一代材料和晶体管结构的探路模式，这些材料和晶体管结构将在未来的许多年中使用。
该公司在最近的年度报告中说：“对于先进的CMOS逻辑，台积电的3nm和2nm CMOS节点正在顺利进行中。” “此外，台积电加强了探索性的研发工作，重点放在2nm以外的节点以及3D晶体管，新存储器和low-R interconnect等领域，这些领域有望为许多技术平台奠定坚实的基础。
值得注意的是，台积电正在扩大Fab 12的研发运营能力，目前正在研究和开发N3，N2和更高级的节点。
